YUCHAN KIM
디스플레이/반도체 전공 후, 다양한 반도체 경험을 쌓는 중 입니다.
회로 설계 직무를 향하여 쌓은 경험
1. RTL 설계 기반 다지기
- Vivado, Vitis, Verilog 실습
- AXI 버스 기반 설계 및 Testbench 검증
2. 블로그 기반 학습 및 디버깅
- 블로그를 통한 문제 기록 및 해결 구조
- HDLBits로 Verilog 기초 체득
3. EDA 툴 개발 경험
- Verilog 시뮬레이션 및 디버깅 툴 개발
- GUI 구성 및 사용자 친화적 환경 기여
4. 학습 및 업무 접근법
- 기록을 통한 학습 강화
- 문제 정의 및 해결 접근법 개선
5. 실무에서의 도전
- C/C++, GUI, Liberty 파일 Parsing 적응
- 지속적 학습과 커뮤니케이션으로 극복
6. 미래 목표
- SoC 설계 분야에서의 시너지 창출
- 사용자와 개발자를 이해하는 시야 확장
PARA 정리법
PARA 정리법을 활용해 정리합니다.
Project
- 명확한 목표와 결과물을 지향하며, 일정 기간 내에 완료가 필요한 작업입니다.
- 예를 들어, “연말 정산 완료”와 같은 명백히 정의된 시작과 끝이 존재합니다.
- 프로젝트는 개별적인 행동 단계들로 쪼개질 수 있으며, 완료 시 성공적으로 종료됩니다.
Area
- 지속적인 관심과 관리가 필요한 분야로, 책임이 지속적으로 요구됩니다.
- 예를 들면, ‘건강 관리’나 ‘학습’, ‘인맥 관리’ 등 끝이 없는 관리와 유지가 필요한 영역입니다.
- 이러한 영역은 장기적인 가치와 관심사를 유지하는 데 중요한 역할을 합니다.
Resource
- 현재 그리고 미래의 프로젝트나 관심사에 유용할 수 있는 정보나 자료입니다.
- 각종 연구 자료, 참고 문헌, 개인 발전을 위한 공부 자료 등이 포함될 수 있습니다.
- 시간과 필요에 따라 언제든지 접근하여 활용할 수 있습니다.
Archive
- 완료된 프로젝트 또는 현재 당장 필요하지 않은 정보의 저장소입니다.
- 이는 일종의 ==백업==으로, 시간과 이력 추적이 가능하도록 도와줍니다.
- 원할 때마다 지나간 프로젝트나 메모를 다시 참조하거나 검토할 수 있습니다.